SystemVerilog による検証の基礎(システムベリログニヨルケンショウノキソ)

SystemVerilog によるハードウェア検証技術を詳説!

検証に必要な SystemVerilog の基本知識をカバーしつつ、
ランダムスティミュラスの生成、ファンクショナルカバレッジ、
アサーション、さらには UVM を利用した検証作業について、
膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。

コードの記述例も多数掲載。手を動かしながら読み進めることによって、
複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の 1 冊。
第 1 章 概要
第 2 章 SystemVerilog に関する予備知識
第 3 章 ランダムスティミュラスの生成
第 4 章 ファンクショナルカバレッジ
第 5 章 アサーション
第 6 章 UVM
第 7 章 補足

デジタル回路の開発では、設計した回路が仕様どおりに動くことを確かめる検証工程が大きな比重を占めます。その検証の標準的な道具立てとなったのが SystemVerilog ですが、言語仕様が膨大で、どこから手を付ければ実務に届くのかが見えにくい。本書は篠塚一也氏がその全体から検証に効く重要ポイントを選び抜いて解説した一冊で、森北出版から 2020 年 1 月に刊行されました。

前半で検証に必要な SystemVerilog の予備知識を整えたうえで、乱数を使ったスティミュラスの生成、カバレッジの計測 (ファンクショナルカバレッジ) 、そしてアサーションという検証手法の三本柱を順に扱い、終盤では UVM を利用した検証作業にも踏み込みます。コードの記述例が多数掲載されており、複雑で見落としやすい言語仕様を、手を動かしながら実践的に確かめられる構成が取られています。

RTL 設計の経験はあるが検証専任の仕事は初めてという技術者や、テストベンチを我流で書いてきて体系を入れ直したい人に適した難易度です。 Verilog などの HDL に触れた経験があると読み進めやすい一方、検証特有の言語機能は本書内で押さえ直せます。 UVM を主題に据えた同著者の『実践 UVM 入門』へ進む前の足場としても機能する、検証エンジニアの土台づくりの書です。