SystemVerilog による検証の基礎

SystemVerilog によるハードウェア検証技術を詳説!

検証に必要な SystemVerilog の基本知識をカバーしつつ、
ランダムスティミュラスの生成、ファンクショナルカバレッジ、
アサーション、さらには UVM を利用した検証作業について、
膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。

コードの記述例も多数掲載。手を動かしながら読み進めることによって、
複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の 1 冊。
第 1 章 概要
第 2 章 SystemVerilog に関する予備知識
第 3 章 ランダムスティミュラスの生成
第 4 章 ファンクショナルカバレッジ
第 5 章 アサーション
第 6 章 UVM
第 7 章 補足

『SystemVerilog による検証の基礎』 (篠塚 一也 著、森北出版、2020 年 1 月刊) は、ハードウェア記述言語の SystemVerilog を使って、設計した回路が仕様どおりに動くかを確かめる検証の技術を解説した本です。版元の紹介文は、検証に必要な SystemVerilog の基本知識を押さえたうえで、ランダムスティミュラスの生成、ファンクショナルカバレッジ、アサーション、UVM を利用した検証作業について、膨大な言語仕様の中から重要な点を取り上げると案内しています。コードの記述例を多数掲載していることも紹介文に書かれています。

第 1 章「概要」から第 7 章「補足」までの全 7 章

目次は第 1 章「概要」、第 2 章「SystemVerilog に関する予備知識」、第 3 章「ランダムスティミュラスの生成」、第 4 章「ファンクショナルカバレッジ」、第 5 章「アサーション」、第 6 章「UVM」、第 7 章「補足」の全 7 章です。紹介文が挙げる 4 つの主題は、第 3 章から第 6 章にそれぞれ 1 章ずつ割り当てられています。刊行時の著者紹介によれば、篠塚 一也の所属は (有) アートグラフィックスです。国立国会図書館の書誌では、件名にハードウェア記述言語が付けられています。

乱数の入力、カバレッジ、アサーションによる検証の組み立て

回路の規模が大きくなると、入力の組み合わせを人が一つずつ書き出す試験だけでは、確かめるべき状況を覆いきれません。そこで、入力の値に制約を与えたうえで乱数を使って回路への入力の系列 (スティミュラス) を自動で作り、検証したい状況のうちどれを実際に通過したかを数え上げて進み具合を測り、信号の間で常に成り立つべき性質を式として書いておき違反をその場で検出する、という手法が組み合わされます。SystemVerilog は回路の設計を記述する Verilog を拡張した言語で、クラスや乱数の制約、カバレッジの定義、アサーションといった検証のための機能を言語の中に持っています。

第 6 章で扱う UVM と検証環境の再利用

UVM (Universal Verification Methodology) は、SystemVerilog のクラスを使って検証環境を組み立てるための方法論とクラスライブラリです。回路へ信号を与える部品、回路の出力を観測する部品、期待値と照らし合わせる部品といった役割を決まった型で書き分けるため、一度作った検証環境を別の設計や別のプロジェクトに持ち込みやすくなります。

版元の紹介文は、本書の対象を検証作業に携わるエンジニアとしています。本書は SystemVerilog による検証の技術を、第 1 章「概要」から第 7 章「補足」までの全 7 章に収めています。