実践 UVM 入門

SystemVerilog とともに、近年のハードウェア検証に必要不可欠となっている UVM (Universal Verification Methodology)。複雑な言語仕様をわかりやすく解説した、待望の入門書!

UVM の理解に不可欠な SystemVerilog の知識を押さえつつ、コンポーネント間通信 (TLM)、クラスライブラリー、検証コンポーネント開発といった実務に欠かせないことがらを、開発例とともに丁寧にひもときます。

サンプルコードや検証環境の構築例も多数掲載。手を動かしながら実践で役立つ知識が身につけられるよう工夫されています。

【目次】
第 1 章 概要
第 2 章 TLM
第 3 章 UVM クラスライブラリーの基礎
第 4 章 UVM 検証コンポーネントの開発
第 5 章 UVM 検証環境構築例
第 6 章 補足
第 1 章 概要
第 2 章 TLM
第 3 章 UVM クラスライブラリーの基礎
第 4 章 UVM 検証コンポーネントの開発
第 5 章 UVM 検証環境構築例
第 6 章 補足

『実践 UVM 入門』 (篠塚 一也 著、森北出版、2021 年 5 月刊) は、ハードウェア検証の方法論である UVM (Universal Verification Methodology) を、SystemVerilog で書かれたクラスライブラリーとして読み解く入門書です。副題は「検証のための SystemVerilog クラスライブラリー」。版元の紹介文によれば、UVM の理解に不可欠な SystemVerilog の知識を押さえつつ、コンポーネント間通信 (TLM)、クラスライブラリー、検証コンポーネント開発という実務に欠かせない事柄を、開発例とともに解説しています。著者には同じ森北出版から 2020 年に刊行された『SystemVerilog による検証の基礎』があります。

全 6 章の構成、TLM から検証環境の構築例まで

目次は第 1 章「概要」に始まり、第 2 章「TLM」、第 3 章「UVM クラスライブラリーの基礎」、第 4 章「UVM 検証コンポーネントの開発」、第 5 章「UVM 検証環境構築例」と進み、第 6 章「補足」で終わります。紹介文はサンプルコードと検証環境の構築例を多数掲載していると案内しており、巻末には参考文献と索引が付きます。

UVM が検証環境の再利用を支える仕組み

UVM の要点は、テストベンチを決まった役割の部品に分け、部品どうしのやり取りを共通の規約で結ぶことにあります。被検証回路の信号を動かすドライバー、信号を観測するモニター、期待値と照合するスコアボードといった部品をクラスとして定義し、継承と差し替えで再利用する設計は、ソフトウェアの オブジェクト指向 の考え方をそのまま検証へ持ち込んだものです。部品の間は信号線ではなくトランザクションという意味のまとまりで受け渡すため、ピン単位の配線を気にせずに検証の筋書きを組めます。これが TLM (トランザクションレベルモデリング) の役割です。さらに UVM では部品の生成をファクトリ経由で行うので、テストの側から特定の部品だけを派生クラスへ置き換えられます。この点は ファクトリパターン と同じ発想です。本書の目次では TLM とクラスライブラリーの基礎がそれぞれ独立した章になっています。

前提知識と向いている読者、SystemVerilog で検証に関わる技術者へ

版元は本書を UVM の入門書と位置づけています。ハードウェア記述言語にまったく触れたことがない段階なら、同じ著者には言語そのものを扱う『SystemVerilog 入門』 (共立出版、2020 年刊) があります。

既存の UVM 環境を引き継いだものの部品の役割分担が腑に落ちていない人や、これから検証チームで UVM ベースの環境を立ち上げる人に向けて、通信、クラス、部品、環境という順で、日本語で UVM の骨格を通して学べる一冊です。