実践 UVM 入門(ジッセンユーブイエムニュウモン)

SystemVerilog とともに、近年のハードウェア検証に必要不可欠となっている UVM (Universal Verification Methodology) 。複雑な言語仕様をわかりやすく解説した、待望の入門書!

UVM の理解に不可欠な SystemVerilog の知識を押さえつつ、コンポーネント間通信 (TLM) 、クラスライブラリー、検証コンポーネント開発といった実務に欠かせないことがらを、開発例とともに丁寧にひもときます。

サンプルコードや検証環境の構築例も多数掲載。手を動かしながら実践で役立つ知識が身につけられるよう工夫されています。

【目次】
第 1 章 概要
第 2 章 TLM
第 3 章 UVM クラスライブラリーの基礎
第 4 章 UVM 検証コンポーネントの開発
第 5 章 UVM 検証環境構築例
第 6 章 補足
第 1 章 概要
第 2 章 TLM
第 3 章 UVM クラスライブラリーの基礎
第 4 章 UVM 検証コンポーネントの開発
第 5 章 UVM 検証環境構築例
第 6 章 補足

テストベンチが数百行のうちは我流でも回りますが、検証対象が複雑になり環境を再利用したくなった途端、場当たりな構造は破綻します。そこで業界の共通言語となったのが UVM と呼ばれる検証方法論で、 SystemVerilog 上に構築されたクラスライブラリーとして提供されます。本書は『 SystemVerilog による検証の基礎』の著者でもある篠塚一也氏が、この UVM に的を絞って複雑な言語仕様を解きほぐした入門書で、森北出版から 2021 年 5 月に刊行されました。

まず SystemVerilog の側から、 UVM を支える言語知識を整え直します。そのうえでコンポーネント間の通信を担う TLM 、クラスライブラリーの成り立ち、検証コンポーネントをどう開発するかへと段階的に進み、環境構築の実例で全体を組み上げます。サンプルコードと環境構築例が多数掲載されており、抽象的な方法論の説明で終わらせず、手を動かして実務の型を身につけさせる編集方針が貫かれています。

前提としては、 SystemVerilog でアサーションやカバレッジなど検証の基本を経験していると吸収が速いはずです。既存の UVM 環境を「なんとなく」使ってきた若手が構造の意味を理解し直すのにも、これから検証チームで UVM ベースの環境を立ち上げる技術者の設計指針としても働く、実務直結の手引きです。